题目：Deep learning-based prediction of PFAS toxicity in zebrafish

原文链接：https://doi.org/10.1038/s41598-026-54973-4

期刊：Scientific Reports

摘要

在设计可靠电路时，一个重要问题是组合电路中高能粒子撞击引发的软错误。软错误会影响决定电路布线和逻辑的配置位，并产生永久性错误。尽管软错误具有暂时性，但如果不加以处理，配置位或布线位持续重复出现的软错误可能会导致永久性功能错误。为克服这一挑战，本研究提出了一种全面的单粒子翻转效应（SER）降低机制。该方法成功融合了基于进化的故障概率分析、通过与或逆图（AIG）实现的逻辑综合，以及基于多级超图的划分技术。METIS 工具负责执行电路划分，ABC 工具则提供逻辑综合支持。这是对电路设计的持续优化，旨在最大程度降低单粒子翻转效应。将这些技术应用于 ISCAS'85 基准电路后，结果显示，与以往报道的技术相比，本研究的平均单粒子翻转效应降幅达 23.7%，降幅更为显著。所提方法通过多个电路设计的灵活示例，彰显了其在复杂架构设计中的稳健性。该方法是现代集成电路中一种实用且可扩展的方案，能够降低单粒子翻转效应，并显著提升电路抗软错误的可靠性。

关键词：软错误率、组合电路、超图划分、与非反相图、单粒子瞬态

引言

数字电路制造的先进技术以及晶体管按纳米级缩小，使集成电路的可靠运行面临严重风险。这些改进中的一部分源于节点电容降低、电源电压降低、晶体管阈值电压降低以及工作频率提高等因素。高能粒子撞击组合逻辑门中的半导体器件，可能会产生一种被称为单粒子瞬态（SET）的瞬态电压尖峰。瞬态脉冲可能通过各种逻辑门传递至存储单元。近年来，单粒子瞬态（SET）成为影响组合电路可靠性的主要因素之一。图1展示了组合电路的主输入（PI）和主输出（PO）以及表示组合逻辑的门电路的整体定向视图。除了主输入与内部门电路之间的关系外，内置逻辑门的输出中还可能观察到单粒子瞬态。电路中的这些点位均被称为电路节点。包含所有电路节点的集合称为电路节点集。主输出中考虑的每个变量，都可能捕获在电路节点集中任意电路节点处产生的单粒子瞬态。由于技术缩放导致结区有效电荷与间距减小，影响多个相邻单元的高能粒子撞击会分别在组合电路元件和时序元件中引发多位翻转（MBUs）和多事件瞬态（METs）。瞬态故障经过电路的逻辑门，再通过选通门到达触发器后，可能会产生错误。这类错误被称为“软错误”，而“软错误率（SER）”则用于衡量电路对软错误的敏感程度。软错误是暂时性的，不会造成物理损伤，但永久性错误则由不可逆的硬件故障导致，例如器件老化、制造工艺缺陷或持续的辐射暴露。若配置位或布线位反复出现软错误且未修复，电路可能发生长期功能故障，但硬件本身仍保持完好。当存储单元捕获到产生的瞬态脉冲时，电路单元会发生软错误，进而产生错误值。但在瞬态脉冲传播过程中，几种常见的屏蔽效应可能会对多事件瞬态的多个特征产生影响。随着工艺节点尺寸不断缩小，临界电荷的降低和电路密度的提高使得电路在软错误影响下的脆弱范围进一步扩大，因此软错误率的抑制正成为设计过程中的关键考量因素。一方面，如文献[6]所述，电路的可靠性（R）与故障概率（FP）如公式（1）所示存在关联。  [R=1-F P quad]  此外，还有另一种表达形式，单事件翻转率（SER）可如公式（2）所示表示。  [SER =FP × R_{PH} × R_{eff } × A_{circuit }]其中电路的整个硅层由 (A_{circuit }) 表示，粒子的单位面积撞击率由 (R_{PH}) 表示，而产生电荷的粒子撞击百分比由 (R_{eff }) 表示。因此，公式 (3) 体现了电路软错误率（SER）与可靠性之间的负相关关系：  [R=1-left(frac{SER}{R_{PH}} × × R_{eff } × A_{circuit }right. (3)]

因此，需要降低电路的软错误率（SER）以提高电路的可靠性。在超大规模集成电路（VLSI）数字电路中，据预测，在技术微缩的现代时代，多位翻转（MET）的发生频率将高于单粒子翻转（SET）。要设计出满足可接受可靠性标准的数字电路，关键问题之一是引入一种有效的方法来降低数字电路的软错误率（SER）。当多事件瞬变（METs）存在时。图2展示了不同子电路架构如何影响瞬态故障的传播。在该示例中，多事件瞬变从位于0到1纳秒之间、宽度为2纳秒的(a)和(b)门电路之外的位置开始，在两种不同的子电路结构（结构1和结构2）中传播。瞬态故障会传播到结构1的输出端（宽度为2纳秒），而结构2中的瞬态故障则被屏蔽，未传播至该结构的输出端。因此，采用不同的子电路架构可以掩盖在子电路中传播的瞬态故障。

图1：组合电路

为验证电路重构对其可靠性的影响，通常需要重新计算电路的单粒子翻转敏感度（SER）（无论是电路的一小部分还是全部）。然而，在这种情况下，对于存在多单元触发器（METs）的大型电路，SER 计算耗时极长。随着工艺尺寸不断缩小，电路更易出现此类错误，这就需要高效的 SER 降低技术。在保证电路可靠性的前提下，兼顾效率、面积与功耗限制是当前 SER 降低技术面临的核心问题。由于故障概率分析和电路划分存在缺陷，传统方法往往无法给出理想方案。现代组合电路的互连众多、功能多样，这就需要开发新的技术来提升其抗 SER 鲁棒性。

图2：子电路架构对瞬态故障传播的影响

本研究提出了一种基于多层超图的电路划分机制，作为解决现有方法存在问题的新型方案。

采用该技术后，主电路可被拆分为更小、更易于管理的部分。这与传统方法形成对比——传统方法无法独立计算子电路中每个主输出（PO）的故障概率（FP），因此，软错误率（SER）降低方案也更具针对性和具体性。

此外，存在大量功能相同的子电路逻辑结构，此类结构可通过与非图（AIG）方法进行研究。该步骤确保单事件翻转率（SER）降低流程满足空间和电路时序要求。迭代地，改进的基于进化的故障概率分析被用于提升单事件翻转率（SER）降低的准确性与效率。这种迭代分析简化了最佳电路架构的识别与选择过程，从而形成更可靠且定制化的单事件翻转率（SER）降低方案。本研究通过总结一套基于进化驱动故障概率分析、与非图（AIG）逻辑实现以及基于多级超图的电路划分的深度方法，主动解决了组合电路中的单事件翻转率（SER）问题。

进化失效概率分析结合了基于AIG的逻辑重构和多级超图划分，提供了一种独特且互补的方法：利用进化技术进行掩模、结构化处理和分析。通过综合运用这些技术，可实现有效且可扩展的单事件效应（SER）降低。

所提出的SER降低框架包含三个主要部分：（i）使用超图划分的多级划分，（ii）使用与或图（AIGs）的逻辑重构，以及（iii）使用进化方法的故障概率分析。

本设计工作的主要贡献如下：

提出一种基于多层超图的划分技术，将复杂电路划分为更小、更易管理的子电路，从而提高单事件效应（SER）抑制的效果。

研究使用与非图（AIG）方案的多种逻辑实现方式，确保单事件翻转（SER）降低符合电路时序和面积限制。

目标是迭代应用一种基于改进进化算法的故障概率分析方法，该方法将通过助力理想电路设计的选型，大幅提升单事件瞬变（SET）的抗扰性。

本研究采用三步工作流程。首先，采用多层超图划分对组合电路进行分解；其次，利用AIG的多种逻辑实现对每个得到的子电路进行重构；最后，对故障概率进行演化分析，以选择能够降低总软错误率的子电路实现方案。

相关工作

宋等人提出了一种基于反向传播神经网络（BPNN）的机器学习方法，解决了传统单粒子效应（SER）评估大型规模集成（LSI）网络时存在的缺陷。该方法相比传统评估方法，结果准确率提升了7.5%，且与实验结果具有良好的相关性。该方法大幅节省了计算时间，可用于评估超过10000个门电路的单粒子效应性能，在抗辐射加固和电路设计领域具有广泛应用，是替代繁琐仿真的快速高效方案。

李等人研究了老化、工艺变化以及偏置温度不稳定性（BTI）对纳米级CMOS电路的影响。在对NanGate 45纳米工艺的分析中，他们提出了一种改进的软错误率（SER）计算方法，研究了阈值电压漂移，并对常用逻辑门的延迟和临界电荷进行了设计与仿真。结果表明，所评估的工艺变量（与BTI结合时）对软错误率具有显著影响，而单个变量的影响则不那么显著。一种新型的软错误率计算方法实现了11.6%的最高增长率，这表明在评估纳米级电路的可靠性时，纳入协同效应至关重要。楚马尼斯等人通过TCAD电学表征和基于SPICE的电子掩模研究，对软错误率进行了全面研究。他们探讨了互连延迟和静态时序分析（STA）对软错误率估算的影响，并讨论了精确时序模型的重要性。

该研究利用45纳米和15纳米工艺制造的基准测试芯片，探究了单粒子翻转（SER）随器件节点尺寸缩小的变化规律。

通过在布尔代数中定位公共最小项，罗伊等人提出了一种针对组合电路的独特软误差容忍方法，可降低故障发生率。该方法利用不同的立方覆盖这些最小项，以最大化逻辑屏蔽的概率。实验数据显示，电路发生故障的可能性已显著降低。所提方法通过在列表法或卡诺图化简的积之和形式中高效求得最优解，性能优于现有软误差容忍技术。与传统方法相比，该方法可使电路故障率降低16%，并大幅加快故障率更低的精简电路生成流程。

在组合逻辑中，Hajisadeghi 等人[13]解决了会导致多事件翻转（METs）的单粒子翻转（SETs）问题，随着特征尺寸缩小至超微尺度，这一问题变得更为严重。他们提出的 CLEAR 方法采用跨层策略，运用了尺寸调整等加固技术除了采用利用局部位移和线性规划的最优单元布局算法外，还采用了故障屏蔽技术。实验数据显示，双事件瞬态（DET）平均降低了42.9%，若采用额外的加固技术，这一降幅可提升至51.1%和68.9%。所有这些性能提升均以极低的开销实现，且对芯片面积无任何负面影响。

为改进三模冗余（TMR）和遗传求解（GS）技术，Tan 等人[14]提出了一种面向组合电路的通用高效三模冗余（GE-TMR）方法。通过所提出的求解分布优化非支配排序遗传算法-II（SDON）技术优化多目标函数，实现了显著的单事件翻转（SER）降低（超过88%）。结合 GE-TMR 与 GS 的混合 MIX 方法同样优于单独优化，尤其是在 100%–200% 面积开销的范围内。

为识别电路中的易损位置，Georgakidis 等人[15]提出了一种基于蒙特卡洛的单粒子翻转效应（SER）估算方法，该方法考虑了所有可能的屏蔽策略并利用版图信息。本研究探究了两种版图感知策略：基于三模冗余（TMR）的策略和全互连（All-to-All）策略。针对最精细的敏感部分，与全互连策略相比，基于三元组（三模冗余）的模型实现了更优的单粒子翻转效应降低效果。该方法在提升单粒子翻转效应降低效果的同时，还取得了更优的面积和性能表现。这项研究通过对组合逻辑进行全面的单粒子翻转效应分析，充分考虑了单粒子多瞬态（SEMTs）和版图细节，证实了基于三模冗余的缓解方法的有效性。

近期的单粒子效应（SER）缓解技术和物理单粒子效应（SER）降低技术包括基于静态随机存取存储器（SRAM）的现场可编程门阵列（FPGA）的类脑混合粒度擦除机制，以及针对时钟分布网络的整体单粒子效应（SER）降低策略，同时需关注针对特定布局的加固措施和运行时错误恢复机制。所提出的方法具有显著优势，因为它融合了逻辑重组与演化优化，无需复制硬件或占用大量芯片面积。

与现有的单粒子翻转（SER）降低方法不同，所提出的方法将电路划分、逻辑重新综合以及演化失效概率分析整合到一个统一框架中；而目前所有可用的SER降低方法仅针对布局加固（或冗余、或逻辑屏蔽）。与以往方法不同，这使得能够在子电路层面针对目标SER进行优化，而无需重新计算整个电路。

材料与方法

本小节介绍了建议的算法流程，该流程基于信号图表示法和超图建模。该方法不涉及任何物理实体，仅基于SER约简的若干计算技术。

所提方法采用标准的图和超图数据结构对电路中的连接性与划分关系进行建模。本研究中，单事件翻转率（SER）在逻辑抽象层计算，而非直接基于物理布局参数计算。图3概述了所提降低金属互连层（METs）附近组合电路单事件翻转率的技术。该框架展示了所提方法如何首先将组合电路划分为若干小子电路（SCs）。随后，为每个子电路SCi提取不同的逻辑结构（即针对SCi的n个结构S1、S2、…、Sn）。

图3：所提方法的框架

电路划分

现代超大规模集成电路（VLSI）电路结构复杂；在设计优化中克服这一复杂性的一种方法是将电路划分为多个组件，每个组件可单独处理。本研究采用基于超图的多级划分方法。与传统的基于图的技术相比，该方法利用超图理论能更有效地表示电路内部复杂的互连关系。借助超图，可以对涉及多个节点的关系进行建模，从而更真实地描述电路的依赖关系。对超图进行划分后，每个子电路都作为独立实体进行后续分析。将电路划分为更简单的部分可提升其可管理性，同时还能更便捷地为单粒子翻转效应（SER）的降低制定具体措施。

该技术的初始步骤是将电路建模为超图，其中逻辑元件（门、触发器等）之间的连接由超边表示，节点则代表逻辑元件本身。超图的数学定义为 H = (V, E)，其中 V 代表节点集，E 表示超边集。每个超边 ei ∈ E 都连接着节点子集 vi1, vi2, …, vim。超边反映了电路内部的连接关系，代表了节点之间的依赖关系。因此，一个包含 n 个门的电路 C 被划分为 k 个子电路，需要说明后续的几种情况：

本研究提出了一种多级超图划分策略，如图4所示，该策略包含多个独特阶段，每个阶段都提升了该方法的整体效果。粗化阶段是其中一个重要阶段，该阶段通过节点聚合系统地缩小超图的规模。这一粗化过程对于控制复杂电路的复杂度、实现有效划分至关重要。在粗化阶段，超图H = (V, E)逐步粗化生成更粗的超图H’ = (V’, E’)，其中缩小后的节点集和超边集分别用V’和E’表示。为实现这一约简，在合并节点和超边的同时，需保留原始电路的关键连接信息。通常会采用启发式算法指导粗化过程，以找出可合并且不会严重破坏电路表示完整性的节点。更粗的超图H’在结构上与原始超图相似，但规模更小。特性。这种粗化过程能高效地将复杂电路简化为规模更小、更易管理的版本，为后续的分区步骤做好准备。

粗化完成后，在初始划分步骤中，粗化后的超图会被划分为初始簇集合。此阶段会采用一种专为粗化形式设计的超图划分技术，其目标是完成对粗化超图的首次划分，为后续阶段的进一步优化奠定基础。通过执行解粗化阶段，可对从粗化超图中得到的划分结果进行优化。为了还原原始超图的细粒度划分结果，在此阶段会对首次完成划分的粗化超图逐步进行解粗化处理。为保留电路的细节信息，解粗化过程需要将划分结果映射回初始节点集合。

这对于保持原始复杂电路中分块过程的准确性至关重要，因为改进后的分块最终将应用于原始电路。多级超图分块过程是迭代进行的，也就是说，它需要多次重复粗化、初始分块和去粗化步骤。研究人员采用了一种创新的分块算法，将超图划分为更易于管理的小型子电路。可用于划分目标电路的常见成本限制包括每个子电路的数量、维度以及割边尺寸。该方法的目标是在各分区间公平分配节点的同时，最大限度减小割边尺寸。减少跨分区的超边数量（即“割边尺寸”），对于维持电路功能和降低延迟至关重要。设 P1、P2、…、Pk 为使用该算法得到的分块。

图4：基于多层超图的电路分阶段划分流程

一个优化问题被用于构建划分过程：最小化割集(��1,��2,….,����) (7)假设存在能确保节点在各分区中公平分配的约束条件。假定 (x_{ij}) 是一个二进制变量，用于表示节点 (v_{j}) 是否为分区 Pi 的组成部分。割集大小定义为：  [Cut left(P_{1}, P_{2}, ..., P_{k}right)=sum_{i=1}^{k} cutleft(P_{i}right) (8)]    [Cutleft(P_{1}, P_{2}, ..., P_{k}right)=sum_{i=1}^{k} sum_{j=1}^{|V|}left(w_{i j} x_{i j}right) (9)]受以下约束条件限制：  [sum_{i=1}^{k} x_{i j}=1 forall j in V (10)]    [sum_{j=1}^{|V|}left(w_{i j} x_{i j}right) leq frac{T}{k} sum_{j=1}^{|V|} w_{i j} forall j in{1,2, ... . k} (11)]  其中，(cut(P_{i})) 标识了对集合 P 进行划分的超边数量，(w_{i j}) 表示节点 (v_{i}) 与 (v_{j}) 之间连接的重要性。为减小割集规模，该划分方法会迭代优化节点到各划分块的分配方式。该方法基于递归二分和谱划分技术，根据超图邻接矩阵的特征向量调整划分分配。在每个阶段，划分都会得到进一步细化，从而提升子电路的质量与可管理性。这种迭代方法确保了最终划分的有效性，在兼顾粗粒度与细粒度平衡的同时，保留了原始电路的细粒度特征。

算法1：基于超图的多级电路划分

扇出锥（FOC）和扇入锥（FIC），即分别指代子电路的输出与输入关系，是电路划分中所采用的基本概念，如图5所示。这类锥状结构对于理解瞬态故障的传播方式，以及评估子电路对整体软错误率（SER）的影响至关重要。任何能够直接或间接影响子电路(SC_{i})行为的输入节点及其连接路径，均由该(SC_{i})的扇入锥来表示。

设 (V_{in }(SC_{i})) 为SCi输入节点集，(E_{in }(SC_{i}, be)为子电路内部连接这些输入节点的超边集。FIC在公式(12)中给出。  [F I Cleft(S C_{i}right)=left(V_{i n}left(S C_{i}right), E_{i n}left(S C_{i}right)right) (12)]受 SCi 行为影响的每个输出节点及其所有相关路径均包含在 SCi 的 FOC 中。设 Vout(SCi) 为 SCi 输出节点的集合，Eout(SCi) 为在子电路中连接这些输出节点的超边集合。FOC 如公式 (13) 所示。  [F O Cleft(S C_{i}right)=left(V_{out }left(S C_{i}right), E_{out }left(S C_{i}right)right) (13)]

每个至少存在一条通往主输出端（PO）路径的门电路都会被纳入该集合，以便依据主输出端（PO）对电路进行划分。完成这一步后，剩余的主输出端（PO）将通过重复此方法构建所有子电路。子电路将通过以下步骤从主电路中提取：

构建主电路图：主电路图（G）中的每个节点（N）代表电路中的一个门电路，每条边（E）表示两个直接相连的门电路之间的连接关系。

电路的层级化：采用改进的线性拓扑排序技术，确定每个节点的层级。在传统拓扑排序算法中，从顶点u到v的每条关系都要求u排在v之前；而在本文提出的排序方法中在这种情况下，顶点v的技术先于顶点u出现。由于电路中的PO是排序框架最先遇到的节点，且构成了主输出列表（POL），因此它们均处于第0层。

为节点添加标签：从主输出端（PO）反向遍历至输入端（PI）时所访问的每个节点（n）都会被赋予一个标签（T）。在这一阶段，我们为每个主输出端分配唯一标签，并为其与输入端之间路径上的每个节点依次赋予相同标签。因此，在完成从主输出端到输入端的反向遍历之前，每个节点都会被分配与主输出端标签相同的标签。当两个节点拥有相同标签时，表明电路中存在至少一条连接二者的路径。因此，使用公式（14）为每个节点生成一组标签：  [TL(n)=T(n)eqno (14)]  其中 T(n) 为遍历过程中为节点分配的标签。

在提取输入锥时考虑每个PO：到目前为止，每个节点都有一个或多个在前一阶段获取的标签。要获取每个PO的输入锥，需要找到至少有一条路径通向指定PO的节点。如前所述，两个节点之间存在路径意味着它们的标签列表中包含一个共同标签。因此，可通过将PO标签与每个节点标签列表中的标签进行比较，来定义指定PO的输入锥。首先从PO列表（POL）中选择一个PO来执行该任务。随后，将电路节点的标签列表与上一步获取的PO标签进行比对。若某个门的PO标签与节点标签列表（TL(n)）中的任意标签存在匹配，则该门被视为子电路的一部分。

构建子电路：在这一阶段，我们已掌握输出端（PO）输入扇入锥中各节点的必要数据。要构建子电路，还需明确构成输入扇入锥的每个节点的位置。这可通过结合步骤二和步骤三的数据来实现。在每个包含输出端（PO）节点i的子电路（subi）设计中，会使用以下公式。

其中POj表示连接PO(j)与PO(N)的子电路得到的子电路具有以下特性：

(a) 每个子电路仅有一个输出端。

(b) 主电路中的PO数量与子电路的数量相等。

(c）子电路完全独立；确定子电路中输出概率所需的全部条件就是其门电路。

可通过基于遗传算法的失效概率分析单独计算每个引脚输出（PO）的概率。多级超图划分能够实现单事件翻转（SER）的局部优化，且由于电路被拆分为多个小子电路，因此无需进行复杂的全电路重新计算。

例如，组合电路最初可表示为超图，其中逻辑门为顶点，而信号网络为超边。拆分步骤将紧密相关的门划分为子电路，并使分区间的连接数量最少。

概率分析——遗传算法

故障概率分析是一个基于进化方法的迭代过程，用于评估备选子电路实现方案，并选择能产生最少瞬态故障且降至最低的子电路实现方案这些故障的影响会降低总软错误率（SER）。通过考虑子电路的故障输入锥（FICs）和扇出锥（FOCs），子电路对软错误的影响决定了瞬态故障的产生与传播。子电路产生的特性表明，起源于子电路栅极的多事件瞬态（METs）会在子电路扇出锥（FOCs）内扩散并到达主输出（POs）。子电路的传播部分显示，对于每个子电路，多事件瞬态（METs）在故障输入锥（FICs）的栅极产生，随后扩散并到达子电路及相关扇出锥（FOCs）内的主输出（POs）。图6展示了故障如何起源于子电路栅极(G_{g})，先传播到子电路输出端，再到达主输出端（POs）。此外，图6还展示了瞬态故障在子电路中传播的过程。该示意图表明，瞬态故障起源于子电路故障输入锥（FIC）中的栅极Gp，并穿过子电路到达主输出端（POs）。扇入锥中产生的瞬态故障会导致其通过子电路逻辑传播并到达主输出端，从而对总软错误率（SER）产生影响，如图6所示。它们分别通过子电路及其扇出锥（FOC）传播并到达主输出端（POs）。子电路的布局及其在主电路中的位置决定了这些影响。为了评估子电路SCi对主电路中故障形成与传播的影响，已实现了基于遗传算法的故障概率分析（GAFP）参数。

图6：子电路内瞬态故障的产生及其通过扇入和扇出锥向主输出传播的示意图

公式（17）用于估算子电路（(( P_{gen }))）产生瞬态故障的概率。其中，Yg 表示在门极g处产生的瞬态故障传播至大部分主输出的可能性。基于上述故障产生与传播模型，电路内子电路的瞬态故障产生概率计算如下：  [P_{gen }=sum_{i=1}^{N(P G)} L E Gleft(G_{i}right) (17)]  其中，N(PG) 为子电路中的门极数量，LEG(Gi) 为子电路门极Gi产生的瞬态故障传播至主输出（POs）时引发软错误的可能性。公式（18）描述了瞬态故障的传播概率。  [P_{prop }=sum_{j=1}^{N(P I)} L E Pleft(P I_{j}right) (18)]

其中 LEP(PIj) 表示输出端触发器处出现暂态故障、故障通过子电路传播以及故障在子电路输入端（PIj）的故障注入电路中产生的可能性。我们采用一种基于遗传算法的优化技术来降低子电路的符号错误率（SER）。遗传算法通常会将结果编码为一种被称为染色体的二进制代码[18]。该搜索方法并非从单一方案入手，而是从初始种群开始，初始种群是一组随机的染色体。一个典型的逻辑门被认为有k种不同的尺寸，这些尺寸在染色体上分别由数字0到k-1表示。如图7所示，每个基因被认为代表单个逻辑门的尺寸。

图7：遗传算法的种群与编码机制

每个染色体都会被分配一个适应度值，该值与优化问题的目标函数直接相关。所提方法中遗传算法的目标是降低子电路的软错误率（SER）。染色体的优劣由其适应度体现。根据公式（10），每个染色体的适应度与对应路径的软错误敏感度相关。适应度函数用于评估路径对软错误的敏感度。错误传播率越高，路径的脆弱性就越高。该函数将路径视作染色体来评估其适应度。筛选出最脆弱且错误传播速度最快的染色体，以生成下一代种群（路径子集）。最终，遗传算法会将一部分路径识别为最脆弱的路径，其余路径则被认定为会引发错误的路径。 适应度(染色体) = 脆弱性(对应路径) (19)

为生成新一代染色体，种群需经历三种操作：交叉、变异和选择。经过一系列迭代操作后，种群状态会逐渐趋近于包含全局最优解的状态。选择操作是遗传算法（GA）的核心功能之一。选择操作会从初始种群中筛选出最优染色体，以此构建下一代种群，其目的是寻找可行方案以提升种群的平均质量。所提出的遗传算法采用基于排序的轮盘赌选择策略，旨在提高遗传算法找到最优路径的概率。在该选择机制中，染色体i的选择概率（记为$p_i$）由公式（20）定义，其中$f_i$代表染色体i的适应度值，种群规模pop-size为10。针对种群中染色体的适应度值，轮盘赌选择可能会导致早熟收敛：适应度值的巨大差异会增加最优适应度染色体被重复选择的概率，同时降低其他染色体的选择概率。而这一机制反而能提升遗传算法识别最优路径的性能。   [S=sum_{i=1}^{p o p-s i z e} f_{i} (20)]    [p_{i}=frac{f_{i}}{S} (21)]

交叉操作通过交换由选择算子选出的两个父代染色体的基因来生成子代。该算子会先随机选取交叉点，将两个父代的基因复制到子代的前半部分，随后交换基因并将其复制到子代交叉点之后的后半部分。在两个亲本的基础上进行。变异使种群中的个体（染色体）发生随机变异或改变。这是一个关键的操作算子，既保障种群持续保持多样性，也能探索新的搜索空间区域。这一逐代过程会一直重复，直至满足终止条件。若未达到终止标准，算法会对解的种群应用三种主要操作，进而生成一个新的、且可能更优的种群。代计数器加一，代表遗传算法的一代已经完成。

算法2：进化失效概率优化

输入：电路图 G（V,E）、划分集 P 输出：使误码率（SER）最小的优化电路配置 1：初始化候选配置种群 2：评估每个配置的故障概率 F 3：当不满足终止条件时，执行 4：基于适应度选择父配置 5：进行交叉操作以生成子代解 6：进行变异操作以引入结构变异 7：评估子代的误码率（SER）和故障概率 8：替换种群中适应度最低的个体 9：结束循环 10：返回误码率（SER）最小的配置

逻辑子电路设计

在超图成功划分后，将对每个子电路进行单独检查。这将使电路更易于管理，并能通过有针对性的干预措施降低软错误率（SER）。具有相同功能的各种电路实现方式会相互分离。由于逻辑架构存在差异，子电路的不同实现方式对瞬态故障的产生和传播会产生不同的影响。随后，会在每个子电路中对与非反相图（AIG）方法[19]的逻辑表示进行检查，以确保软错误率（SER）的降低符合面积和电路时序约束。如图8所示，一种包含三种不同类型节点的有向无环图G = (V, E)被称为与非反相图（AIG）。

图8：函数f的与非反相器图

第一种形式代表一个独特的终端节点，它作为主要输出，没有出边。第二种形式代表主要输入，没有入边。第三种形式代表布尔“与”运算，具有两条入边和一条出边。这类“与”节点拥有两种出边：一种是常规边，代表其实际实现的功能；另一种是附加边，代表其取反功能。与或图（AIG）的定义如下：

“针对输入变量(X={x_{1}, x_{2} ..., x_{n}})以及输出变量Y = {y1, y2,…, ym}的AIG是一个有向无环图(G=(V(=V_{x}) UV UVE”

因此，AIG技术可用于在考虑所需设计因素的同时，收集特定逻辑运算的多种表示形式。本研究通过先为子电路功能构建AIG，再根据默认单元库的设计规范和数据提取不同实现方式，来获取给定子电路SC的多种实现。最终，这些实现方式的集合被称为APISC。AIG方案支持探索多种结构不同但功能等效的实现形式，从而筛选出具有更好故障屏蔽特性的设计。

结果与讨论

仿真设置

系统配置要求为使用配备英特尔酷睿i7处理器、16GB内存以及英伟达GeForce GTX 1080Ti显卡的设备。本研究采用Python实现所提出的方法，并使用ISCAS’85基准电路对该方法进行测试。此外，还采用了45纳米的Nangate开放单元库。所有单事件翻转（SER）测试均在海平面中子通量为56.5 m²s⁻¹的条件下进行。  在评估过程中，研究人员借助文献中提及的METIS工具，将电路划分为多个小型子电路。ABC工具用于提取逻辑功能相近的子电路的不同逻辑表示形式。测试中，通过ABC工具获取各类子电路的实现方式。本研究还采用文献[23]中描述的逻辑综合脚本，提取逻辑功能相似的子电路的多种表示形式。这些脚本会执行多次重写、重构和平衡命令的迭代操作。研究人员借助METIS进行多级超图电路划分，以最小化割集大小和子电路数量。电路平衡，而 ABC 工具用于基于重复的逻辑重写与优化创建多个基于 AIG 的逻辑实现。METIS v5.1.0 配置了默认的递归二分参数，目标分区数为主输出端数量。所使用的 ABC 版本为 v1.01，对每个子电路执行十次重写、重构和平衡程序。电路平衡，而 ABC 工具用于基于重复的逻辑重写与优化创建多个基于 AIG 的逻辑实现。METIS v5.1.0 配置了默认的递归二分参数，目标分区数为主输出端数量。所使用的 ABC 版本为 v1.01，对每个子电路执行十次重写、重构和平衡程序。

遗传算法在最小的计算负担下提高了优化精度，因为它试图通过继续迭代过程来细化子电路。通过在子电路中的局部电路（而不是实际电路）上运行SER评估，而不是在实际电路上运行，运行时间与电路的大小成线性关系，从而使该方法适用于非常大的设计。

所提方法的评估

C432 在 SER 研究中很常见，因为大型逻辑电路逻辑深度的中间层级使其成为分析存在重会聚扇出路径时屏蔽故障影响的理想选择。相比之下，C880 包含的逻辑层级更多，重会聚节点也更多，因此能代表工业界中大型组合电路的复杂设计。ISCAS'85 基准测试套件中的 C432 和 C1355 电路被选为研究对象以降低 SER，选择这两种电路时充分考虑了契合研究目标的相关因素。尽管 C432 电路规模较小，但其拥有 36 个主输入、7 个主输出和 160 个门电路，是一款典型的小型数字电路。这一选择使得我们能在复杂度适中的电路上详细分析所提出的 SER 降低技术。而 C880 电路则更为复杂，测试难度也更高，它包含 653 个门电路、33 个主输出和 41 个主输入，电路规模更大。

选择ISCAS85基准电路的原因在于它们已被广泛应用于可靠性测试，且结构具有多样性，因此能够对软错误率（SER）降低方法进行一致且有意义的对比。

采用建议的方案在优化流程的每个阶段确定的 C432 和 C880 基准的 SER 与面积，分别展示于图 9 和图 10 中。这些图表表明，在大多数情况下，SER 呈下降趋势。不过，在某些特定情况下，SER 的下降速度会更快。例如，C1355 基准的第 4、11 和 31 步，以及 C432 基准的第 4、15 和 27 步，均出现了 SER 的急剧下降。每个电路的 SER 降低幅度均取决于其自身的电路结构，以及每个阶段移除的子电路的排布、尺寸和位置。研究结果表明，所提出的方法在大多数优化过程中均能有效发挥作用，且无需对电路 SER 进行重新计算。

图9：所提方法对C432基准电路的单事件翻转率（SER）和面积（Area）的影响

图10：所提方法对C880基准电路的SER和面积的影响

图11(a)和图11(b)分别对比了C432和C1355基准电路在单个子电路重新设计前后以及连续子电路优化过程中的软错误率（SER）。不同的子电路具有不同的SER降低值，这些值取决于子电路的结构及其在电路中的位置。随着子电路被依次重新组织，电路的SER持续降低。结果表明，对每个子电路进行重新设计可显著降低整个电路的SER。

图11：子电路重新设计对电路软错误率的影响

表1展示了所提技术在ISCAS'85基准电路上的结果。所提方法采用子电路重新设计，旨在提高逻辑掩蔽能力，并降低瞬态故障通过电路门传播至电路主输出的可能性。此外，通过子电路重构，所提模型还致力于减小主要到达电路输出的预期脉冲宽度。因此，电路的软错误率（SER）和锁存概率均有所下降。该表显示，基准电路的平均软错误率降低了23.7%，平均面积开销和延迟开销分别为5.83%和4.94%。所提方法实现23.7%的平均软错误率降低，与现有方法相比具有竞争力，且相较于基于冗余的方法，其面积和延迟开销显著更低。

对符号错误率（SER）的测量进行了多次，以消除遗传算法中随机故障传播带来的变化。在基准电路之间，每次重复的符号错误率平均变化值为23.7，标准差为1.2，这表明所提方法得出的结果存在不确定性。统计分析显示，该方法的变异性较低，这也证明了该方法的有效性。

图12展示了多个基准电路的单粒子翻转效应（SER）降低百分比。图中的每个数据点通过反映某一电路实现的精确SER降低值，体现了不同程度的性能提升。

图12：单粒子翻转率降低量

各类基准电路综合后的单粒子翻转率（SER）差异，表明所提出的方法对不同电路拓扑结构和结构复杂度具有良好的适应性。不同电路之间出现的差异，凸显了该方法对各类电路复杂度和拓扑结构的适配灵活性。C1355、C3540 等电路的单粒子翻转率（SER）降低百分比更高，这说明该技术具备应对复杂设计的潜力。通过所提出的基于进化的故障概率分析方法，组合电路的整体平均单粒子翻转率（SER）降低幅度达到 23.7%，可见该方法应用于组合电路时，电路的可靠性得到了显著提升（见表 2）。这一研究结果表明，该方法通过优化电路设计，能够增强不同基准电路对软错误的抗扰能力。尽管为了与之前的单粒子翻转效应（SER）研究保持一致，初步评估采用了ISCAS’85基准测试集，但表3给出了在特定ISPD基准电路上实现的单粒子翻转效应（SER）降低效果的初步结果。研究结果表明，所提出的方法不仅适用于初始基准测试库，还能实现同等程度的单粒子翻转效应（SER）降低，且带来的开销较低。

表2中将把所提出的方法与部分具有代表性的现有方法进行对比。在实现更高SER降低率的技术方面，我们的方法实现了多级划分、逻辑重构和进化优化技术的最优组合，平均SER降低率达到23.7%，同时还能保持较低的面积和延迟开销。

在工业级超大规模集成电路（VLSI）流程中，借助通用的综合与分析工具开展生产或许需要格外谨慎。诸如如何将迭代式与或非图（AIG）优化脚本编写为ABC流程的一部分、如何管理大规模电路的内存与运行时使用，以及如何满足时序和面积要求等问题，都成了亟待解决的挑战。所提出的划分方案通过将优化限定在子电路范围内，有效解决了这些问题，使其能顺利融入现有的设计流程。

当以下两个标准中的任意一个满足时，迭代优化过程即结束：(1) 连续两代的SER减少量之差小于特定值(varepsilon=0.5 %)，或(2) 达到迭代总次数（代，50次）。这一机制可确保算法收敛，同时不会产生过多的计算开销。多级超图划分过程由 coarsening（粗化）、initial partitioning（初始划分）和 iterative refinement（迭代精化）三个步骤组成。整体时间复杂度约为 O(|E| log|V|)，其中 |V| 为节点数，|E| 为超边数。划分阶段在实际中借助 METIS 库实现，该库可对大规模图进行高效的启发式优化。经实证评估，划分带来的开销导致总模拟时间增加不足 6%。

所提出的框架考虑了电路图中相邻节点之间的空间相关性，以对多位翻转（MBUs）和单粒子瞬态（METs）进行建模。当高能粒子撞击单个物理区域时，该区域内的多个节点可能会发生瞬态故障。因此，故障概率模型考虑了同一分区区域内多个节点故障的联合故障概率。这更真实地反映了辐射诱发的软错误，并使框架能够捕捉故障传播的相关效应。

ISCAS'85 基准测试套件常用于测试容错技术的综合性能，未来的研究将对 ISCAS'89、ITC'99 等更大规模的基准测试套件开展更广泛的测试，以进一步验证现有基于超大规模集成电路（VLSI）的系统的可扩展性。

结论

所提出的方法提升了电路对软错误的可靠性和容错能力，还能显著缩短短瞬态错误向主输出的传播时间。该研究提出了一种全面且新颖的方法，可最大限度降低集成电路的软错误率（SER）。该方法从整体角度解决软错误问题，整合了基于多级超图的划分方法、采用与非反相图（AIG）方案的逻辑实现方法，以及基于演化的故障概率分析方法。将这些方法应用于 ISCAS'85 基准电路后，与现有方法相比取得了优异效果（软错误率平均降低 23.7%）。对于航空航天系统、医疗设备、军事系统等安全相关应用而言，所提出的软错误率缓解方法尤为重要，因为这些应用要求在辐射环境下也能安全运行。实验证明，该方法对多种电路拓扑结构均有效且灵活，具备应对复杂设计的能力。该研究为解决当代集成电路的复杂性问题提供了切实可行且可扩展的方案，大幅提升了电路对软错误的可靠性。通过基于演化的分析、逻辑实现和划分方法，该研究为软错误下电路更高的抗扰性和可靠性开辟了道路，也为软错误率降低技术建立了新基准。本次评估将沿用 ISCAS'85 基准标准，以与以往的软错误率研究保持一致，未来还将拓展至纳入基于 ISPD 基准的库。本研究的后续拓展方向包括：将该方法应用于时序电路、将该方法用于存在布局情况下的软错误率估算，以及对功耗、性能和可靠性进行协同优化。